Laporan Akhir 1 M2

DAFTAR ISI

1. Jurnal

1. Jurnal[Kembali]

2. Alat dan Bahan [Kembali]

a.Panel DL 2203D

b.Panel DL 2203C

c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

d. Jumper

Gambar 2.2. Jumper

1. IC 74LS112 (JK filp flop)

Gambar 2.3. IC 74LS112

2. IC 7474 (D Flip Flop)

Gambar 2.4. IC 747

3. Power DC

Gambar 2.5. Power DC

4. Switch (SW-SPDT)

Gambar 2.6. Switch

5. Logicprobe

Gambar 2.7. Logis Probe

3. Rangkaian Simulasi [Kembali]

Gambar 3.1 Rangkaian Simulasi pada Modul De Lorenzo

Gambar 3.2 Rangkaian Percobaan 1

4. Prinsip Kerja Rangkaian[Kembali]

J-K Flip-Flop
J-K flip-flop adalah pengembangan dari R-S flip-flop. Tabel kebenaran J-K flip-flop digunakan saat input R-S tidak aktif. Dalam rangkaian, input R-S aktif pada kondisi low, sementara input J dan K bernilai 1. Hal ini menyebabkan output flip-flop bekerja sesuai dengan tabel kebenaran J-K flip-flop. Output dari J-K flip-flop akan berubah saat clock mengalami fall time, yaitu ketika sinyal clock berpindah dari high (1) ke low (0). Jika input J dan K bernilai 0, maka output flip-flop tidak berubah, sesuai dengan tabel kebenaran. Sementara itu, jika input J dan K bernilai 1, flip-flop akan masuk ke kondisi toggle, di mana output berubah menjadi kebalikan dari keadaan sebelumnya.

D Flip-Flop
D flip-flop merupakan modifikasi dari R-S flip-flop, dengan perbedaan bahwa input R melewati gerbang NOT sebelum masuk ke flip-flop. Sama seperti J-K flip-flop, D flip-flop akan bekerja sesuai tabel kebenarannya saat dalam kondisi aktif. Output dari D flip-flop berubah ketika clock mengalami rise time, yaitu saat sinyal clock berubah dari low (0) menjadi high (1). Pada rangkaian ini, input clock (B6) dan input D (B5) bernilai 0, sehingga output Q bernilai 0 dan Q' bernilai 1, sesuai dengan tabel kebenaran D flip-flop.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

Fakri Naufal Gusnadi